Défaillance de l'appareil dès l'étape actuelle initiale d'une décharge CDM

Note de l'éditeur : L'article sur lequel cet article est basé a été initialement présenté lors du 40e Symposium annuel EOS/ESD, où il a reçu le prix « Symposium Outstanding Paper » en 2019. Il est reproduit ici avec l'aimable autorisation de l'EOS/ESD Association, Inc. .

Les interfaces RF ont tendance à devenir plus sensibles à mesure que l'épaisseur de l'oxyde de grille (GOX) diminue continuellement à chaque nouveau nœud technologique. Dans le même temps, les fréquences de fonctionnement élevées limitent le budget capacitif des dispositifs de protection contre les décharges électrostatiques (ESD). Cela rend la conception ESD difficile, en particulier pour l'impulsion du modèle de dispositif chargé (CDM) avec son courant élevé et son temps de montée rapide. Dans ce travail, les défaillances CDM d'une interface RF sensible sont étudiées. En modifiant un testeur CDM, il est prouvé que les pannes sont liées au pas de courant rapide qui apparaît au début d'un événement CDM. L'analyse est étayée par une simulation de champ électrique 3D d'un testeur CDM, montrant que la première étape de courant peut avoir un temps de montée de l'ordre de 20 ps. Il est démontré que la défaillance peut être reproduite en appliquant des impulsions CC-TLP avec un temps de montée de 20 ps. Par des études de structures de test sensibles au temps de montée sur tranche, il est démontré comment la disposition du câblage peut fortement influencer le niveau de défaillance dans ce régime d'impulsions rapides.

Le dispositif de cette étude est un amplificateur à faible bruit (LNA) fabriqué selon une technologie de 28 nm. L'étage d'entrée est constitué de transistors MOS GOX fins avec une tension de claquage d'environ 5 V. En raison des exigences de performances RF, la grille est directement reliée au plot, ce qui est critique du point de vue ESD. Le schéma de protection ESD choisi est une topologie standard basée sur rail, comme le montre la figure 1. Pour répondre à l'exigence de capacité <180 fF, de petites diodes ont été utilisées comme dispositifs de serrage ESD. Les diodes n'ont pas d'isolation de tranchée peu profonde (STI) entre les diffusions anodique et cathodique, et présentent donc un temps d'activation rapide [1]. Tous les dispositifs de protection, y compris une grande pince de puissance dédiée, ont été placés à proximité immédiate du LNA (max 100 µm) pour éviter tout chemin inductif et minimiser la résistance du bus. Le LNA est situé directement sous la boule d'entrée du boîtier. Étant donné que les portes de réception du LNA sont connectées directement au pad, un dommage GOX peut être détecté par un test de fuite DC.

Figure 1 : Circuit de protection ESD pour l'interface LNA.

Dans une première phase de conception, le circuit LNA a été placé sur une puce de test, en utilisant une topologie très similaire à celle attendue pour la mise en œuvre finale du LNA. Les tests ont été effectués au niveau de la tranche à l'aide d'un système de test VF-TLP avec une largeur d'impulsion de 1 ns et un temps de montée de 100 ps. Le résultat des tests VF-TLP est présenté dans la figure 2. La robustesse obtenue dans la plage de 5 à 6 A a été considérée comme suffisante pour répondre à l'exigence minimale de CDM de 250 V. Des valeurs identiques ont été obtenues avec un temps de montée d'impulsion de 300 ps. Les tests TLP sur le produit final emballé ont montré des résultats identiques.

Figure 2 : Résultats VF-TLP d’une structure de test LNA sur plaquette. La largeur d'impulsion est de 1 ns et le temps de montée est de 100 ps.

L'interface LNA emballée a été testée sur un testeur Orion 2 CDM avec une tête de test conforme JS-002. Les résultats sont présentés dans le tableau 1. De manière inattendue, le LNA est tombé en panne à +250 V avec un courant de crête de 2,7 A. Cela ne représente qu'environ la moitié du courant par rapport aux résultats du test VF-TLP à polarité négative (correspond à une contrainte CDM positive). . Pour la polarité de contrainte CDM négative, le dispositif est tombé en panne à -400 V.

Le LNA emballé a été testé avec une configuration CC-TLP [2] avec une source d'impulsions capable de temps de montée aussi bas que 20 ps. Les impulsions capturées dans l'appareil avec un temps de montée de 100 ps et 20 ps sont présentées dans la figure 3 et les résultats du test CC-TLP dans le tableau 2. À un temps de montée de 100 ps, ​​les courants entraînant une défaillance sont très similaires aux résultats du VF-TLP. Cependant, à un temps de montée de 20 ps, ​​des défaillances apparaissent à un courant de crête aussi faible que -2,4 A. Il est donc évident que la défaillance n'est pas causée par le courant de crête, mais plutôt par le temps de montée de l'impulsion. Ceci est cohérent avec [3], où il a été montré comment la vitesse de montée actuelle influence le niveau de défaillance d'un périphérique dans une configuration CC-TLP. Notez que dans le cas d'un temps de montée de 20 ps, ​​le courant mesuré à travers l'appareil montre un temps de montée rapide jusqu'à 70 % seulement du courant de crête, suivi d'une montée plus lente jusqu'à 100 %. Les tests effectués sur un court-circuit (plan métallique) ont montré des formes d'onde identiques, le temps de montée limité semble donc provenir d'une bande passante limitée de la sonde CC-TLP.